{"id":7980,"date":"2023-07-17T15:01:47","date_gmt":"2023-07-17T07:01:47","guid":{"rendered":"https:\/\/www.huashu-tech.com\/?p=7980"},"modified":"2023-07-17T15:01:47","modified_gmt":"2023-07-17T07:01:47","slug":"new-technology-reduces-30-percent-chip-area-of-stt-mram-while-increasing-memory-bit-yield-by-70-percent","status":"publish","type":"post","link":"https:\/\/www.huashu-tech.com\/es\/new-technology-reduces-30-percent-chip-area-of-stt-mram-while-increasing-memory-bit-yield-by-70-percent\/","title":{"rendered":"La nueva tecnolog\u00eda reduce en un 30 por ciento el \u00e1rea del chip de STT-MRAM y al mismo tiempo aumenta el rendimiento de bits de memoria en un 70 por ciento."},"content":{"rendered":"

Por primera vez en el mundo, investigadores de la Universidad de Tohoku han desarrollado con \u00e9xito una tecnolog\u00eda para apilar uniones de t\u00faneles magn\u00e9ticos (MTJ) directamente en el acceso (v\u00eda) de interconexi\u00f3n vertical sin causar deterioro de sus caracter\u00edsticas el\u00e9ctricas\/magn\u00e9ticas. La v\u00eda en un dise\u00f1o de circuito integrado es una peque\u00f1a abertura que permite una conexi\u00f3n conductora entre las diferentes capas de un dispositivo semiconductor.<\/p>\n

\n
<\/div>\n<\/section>\n

 <\/p>\n

Este nuevo descubrimiento ser\u00e1 particularmente significativo para reducir el \u00e1rea del chip de acceso aleatorio magn\u00e9tico del par de transferencia de esp\u00edn.\u00a0memoria<\/a>\u00a0(STT-MRAM), haciendo m\u00e1s pr\u00e1ctica su comercializaci\u00f3n.<\/p>\n

El equipo dirigido por el profesor Tetsuo Endoh, director del Centro de Sistemas Electr\u00f3nicos Integrados Innovadores (CIES), se centr\u00f3 en reducir el \u00e1rea de celda de memoria de las STT-MRAM para reducir los costos de fabricaci\u00f3n y hacerlas competitivas con las memorias semiconductoras convencionales como las din\u00e1micas.\u00a0memoria de acceso aleatorio<\/a>\u00a0(DRACMA).<\/p>\n

Debido a que los MTJ utilizan propiedades magn\u00e9ticas, la calidad de la superficie entre el MTJ y su electrodo inferior es importante. Si la superficie no es lisa, las caracter\u00edsticas el\u00e9ctricas\/magn\u00e9ticas del MTJ se degradar\u00e1n. Por esta raz\u00f3n, hasta ahora se ha evitado colocar un MTJ directamente en los orificios de paso en las STT-MRAM, aunque aumenta el tama\u00f1o de la celda de memoria.<\/p>\n

El grupo de Endoh ha abordado el problema desarrollando una tecnolog\u00eda de proceso de pulido especial para evitar cualquier interferencia entre el MTJ y su electrodo inferior. La eficacia de la tecnolog\u00eda se verific\u00f3 con \u00e9xito mediante un experimento en el que se utilizaron chips de prueba de un solo MTJ.<\/p>\n

Para probar a\u00fan m\u00e1s el \u00e9xito de este desarrollo, se dise\u00f1\u00f3 un chip de prueba STT-MRAM de 2 Mbit que integra la nueva tecnolog\u00eda para verificar el espacio necesario para los circuitos integrados; esto incluye m\u00e1s de 1 mill\u00f3n de MTJ.<\/p>\n

"Este chip de prueba no s\u00f3lo muestra una mejora de 70% en su rendimiento de bits de memoria en comparaci\u00f3n con el STT-MRAM est\u00e1ndar, sino que su \u00e1rea de celda de memoria se reduce en 30%", dice Endoh. "Ser\u00e1 muy eficaz para reducir el \u00e1rea del chip de MRAM".<\/p>\n

CIES desarrolla materiales, procesos, circuitos y\u00a0prueba<\/a>\u00a0tecnolog\u00edas en sistemas electr\u00f3nicos integrados. El objetivo principal del centro es el desarrollo de tecnolog\u00edas de alto rendimiento y bajo consumo de energ\u00eda para una sociedad m\u00e1s eficiente desde el punto de vista energ\u00e9tico.<\/p>\n

Los resultados de esta investigaci\u00f3n se presentaron en el Taller Internacional de Memoria del IEEE en Francia el 16 de mayo de 2016.<\/p>","protected":false},"excerpt":{"rendered":"

In a world first, researchers from Tohoku University have successfully developed a technology to stack magnetic tunnel junctions (MTJ) directly on the vertical interconnect access (via) without causing deterioration to its electric\/magnetic characteristics. The via in an integrated circuit design is a small opening that allows a conductive connection between the different layers of a<\/p>","protected":false},"author":1,"featured_media":7987,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":[],"categories":[1],"tags":[],"acf":[],"_links":{"self":[{"href":"https:\/\/www.huashu-tech.com\/es\/wp-json\/wp\/v2\/posts\/7980"}],"collection":[{"href":"https:\/\/www.huashu-tech.com\/es\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/www.huashu-tech.com\/es\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/www.huashu-tech.com\/es\/wp-json\/wp\/v2\/users\/1"}],"replies":[{"embeddable":true,"href":"https:\/\/www.huashu-tech.com\/es\/wp-json\/wp\/v2\/comments?post=7980"}],"version-history":[{"count":1,"href":"https:\/\/www.huashu-tech.com\/es\/wp-json\/wp\/v2\/posts\/7980\/revisions"}],"predecessor-version":[{"id":7988,"href":"https:\/\/www.huashu-tech.com\/es\/wp-json\/wp\/v2\/posts\/7980\/revisions\/7988"}],"wp:featuredmedia":[{"embeddable":true,"href":"https:\/\/www.huashu-tech.com\/es\/wp-json\/wp\/v2\/media\/7987"}],"wp:attachment":[{"href":"https:\/\/www.huashu-tech.com\/es\/wp-json\/wp\/v2\/media?parent=7980"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/www.huashu-tech.com\/es\/wp-json\/wp\/v2\/categories?post=7980"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/www.huashu-tech.com\/es\/wp-json\/wp\/v2\/tags?post=7980"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}